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…出系数'''（{{lang-en|Fan-out}}）是[[电子技术]]中表明[[逻辑门]]带负载能力的一个量度，其定义为一个逻辑门电路能驱动与之同类逻辑门的个数。 [[Category:逻辑门]] …

{{逻辑门}} <section begin=foo/>'''与门'''（{{lang-en|'''AND gate'''}}）是数字逻辑中实现[[逻辑与]]的[[逻辑门]]，功能见右侧[[真值表]]。仅当输入均为高電壓（1）时，输出才为高電壓（1）；若输入中至多有一个高電壓时，则输出为低電壓。换句话说，与门的功能是得到 …

…入替换为 <math>c\oplus (a\cdot b)</math>。当 <math>c=1</math> 时，其操作为与非门，而与非门是一种通用逻辑门。这样， Toffoli 门可以实现所有的可逆布尔函数。 …

{{逻辑门}} …'''}}，在[[Intel]]處理器中，此项功能被命名為"test"），又称'''异或非门'''，是数字逻辑中实现[[若且唯若|逻辑双条件]]的[[逻辑门]]，功能见右侧[[真值表]]。若两个输入的电平相同，则输出为高电平（1）；若两个输入的电平相异，则输出为低电平（0）。 …

{{逻辑门}} '''或门'''（{{lang-en|'''OR gate'''}}）是数字逻辑中实现[[逻辑或]]的[[逻辑门]]，功能见右侧[[真值表]]。只要两个输入中至少有一个为高电平（1），则输出为高电平（1）；若两个输入均为低电平（0），输出才为低电平（0）。换句话说 …

{{逻辑门}} '''或非门'''（{{lang-en|'''NOR gate'''}}）是数字逻辑中实现[[逻辑或非]]的[[逻辑门]]，功能见右侧[[真值表]]。若输入均为低电平（0），则输出为高电平（1）；若输入中至少有一个为高电平（1），则输出为低电平（0）。或非是[[逻辑或] …

! colspan="3" | NAND [[逻辑门]] …逻辑与非]]的[[逻辑门]]。若输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门是一种通用的逻辑门，因为任何[[布尔函数]]都能用与非门实现。 …

{{Redirect-multi|2|異或|互斥或|邏輯門|异或门}} …

…时刻以前的输入变量取值无关。相對於組合邏輯電路，[[时序逻辑电路]]的輸出結果除了依照目前的輸入外也和先前的輸入有關係。从电路结构分析，组合电路由各种逻辑门组成，网络中无记忆元件，也无反馈线。 …

…。对于一般逻辑门，输入状态在运算后会丢失，这导致输出的信息少于输入信息。根据[[熵 (資訊理論)|熵原理]]，信息的损失以热的形式耗散到环境中。而可逆逻辑门只将信息状态从输入搬移到输出，不会损失信息。 …端与输出端。对于一个输入端，存在有两个可能的可逆逻辑门。一为[[非门]]（NOT），另一种为 YES 门，即输入与输出相同。对于两个输入端，存在的可逆逻辑门为[[受控反閘]]，它把第一个输入对第二个输入进行异或操作，并保持第一个输入不变。 …

{{逻辑门}} [[Category:逻辑门]] …

{{逻辑门}} …|'''Inverter'''}}）也称'''非门'''（{{lang-en|'''NOT gate'''}}），是数字逻辑中实现[[逻辑非]]的[[逻辑门]]，功能见右侧[[真值表]]。 …

:[[命题逻辑]]中的二元连接词合取，是一个两元算子，集合论中的交集算子，二进制中的逻辑乘算子，按位与（Bitwise AND），逻辑门中的“与”门（AND gate），编程语言中的&或and运算符等等。 …

{{逻辑门}} …984）、IEC矩形國標符號（IEC 60617-12）和不再使用的[[DIN]]符號（DIN 40700）。其他的邏輯閘符號詳見[[逻辑门#符號表|逻辑门符号表]]。 …

{{逻辑门}} …XOR gate}}，又稱{{lang|en|EOR gate}}、{{lang|en|ExOR gate}}）是数字逻辑中实现[[逻辑异或]]的[[逻辑门]]，功能见右侧[[真值表]]。若两个输入的电平相异，则输出为高电平（1）；若两个输入的电平相同，则输出为低电平（0）。 …

|other=邏輯門 …

{{逻辑门}} …]以及客製化IC（例如[[Gate array|邏輯陣列]]）。而現在，客製化IC和[[現場可程式邏輯門陣列|現場可程式邏輯閘陣列]]（[[现场可编程逻辑门阵列|field-programmable gate array]]）通常用[[Verilog]]或[[VHDL]]等[[硬體描述語言|硬體描述語言（] …

*[[逻辑门]] …

在实际的应用中，全加器可以通过不同的方式制造，例如直接利用[[晶体管]]级的[[电路]]，或者由其他现成的[[逻辑门]]来构成。[[和]]、[[进位]]信号对应的[[布林函數|逻辑函数]]表达式分别为<math>S = A \oplus B \oplus C_{in} …其和输出信号与进位输入信号分别作为第二个半加器的两个输入，并将两个进位输出信号进行逻辑或运算。全加器的关键路径（critical path，即经历最多逻辑门的路径）经过两个异或门，终止于和位 <math>s</math>。假定异或门耗费3个延迟来完成，一个全加器的关键路径上施加的延迟等于 …

复杂[[电子电路]]（即包含[[逻辑门]]等众多元件的电路）的问题在于，每个元件都会占用物理空间，耗费生产时间和成本。“电路最小化”是逻辑优化的一种形式，用于减少集成电路中复杂逻辑的面积。 …定律或直觉可简化（最小化）电路。由于示例指出，''B''为假时''A''为真，反之亦然，因此这仅仅意味着<math>A \neq B</math>。用逻辑门表示的话，[[不等]]简单地对应[[异或门]]，因此<math>(A \wedge \bar{B}) \vee (\bar{A} \wedge B)… …