查看“︁DDR3 SDRAM”︁的源代码

{{noteTA|G1=IT}}
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 | name         = DDR3 SDRAM
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'''第三代雙倍資料率同步動態隨機存取記憶體'''（{{lang-en|Double-Data-Rate Three Synchronous Dynamic Random Access Memory}}，一般稱為{{lang|en|DDR3 SDRAM}}），是一種[[電腦記憶體]]規格。它屬於[[SDRAM]]家族的記憶體產品，提供相較於[[DDR2 SDRAM]]更高的運行效能與更低的電壓，是DDR2 SDRAM（四倍資料率同步動態隨機存取記憶體）的後繼者（增加至八倍）。

== DDR3 SDRAM技術概論 ==
[[File:8go de Ram ddr3 1600mhz G.SKILL.jpg|thumb|240px|4條G.SKILL牌DDR3]]
[[File:Hynix HMT325S6BFR8C-H9 on MacBook Pro mainboard 20120518.jpg|thumb|270px|筆記型電腦用SO-DIMM DDR3 1333MHz]]
DDR3 SDRAM為了更省電、傳輸效率更快，使用[[SSTL 15]]的[[I/O]]介面，運作I/O電壓是1.5V，採用[[晶片尺寸封裝|CSP]]、[[FBGA]]封裝方式包裝，除了延續DDR2 SDRAM的[[ODT]]、[[OCD]]、[[Posted CAS]]、[[AL]]控制方式外，另外新增更為精進的[[CWD]]、[[Reset]]、[[ZQ]]、[[SRT]]、[[PASR]]功能。

CWD是作為寫入延遲之用，Reset提供超省電功能的命令，可以讓DDR3 SDRAM記憶體顆粒電路停止運作、進入超省電[[待命]]模式，ZQ則是一個新增的終端[[電阻]]校準功能，新增這個線路腳位提供了ODCE（On Die Calibration Engine）用來校準ODT（On Die Termination）內部終端電阻，新增SRT（Self-Reflash Temperature）可程式化溫度控制記憶體[[時脈]]功能，SRT的加入讓記憶體顆粒在溫度、時脈和電源管理上進行[[優化]]，可以說在記憶體內，就做了電源管理的功能，同時讓記憶體顆粒的穩定度也大為提升，確保記憶體顆粒不致於工作時脈過高導致燒毀的狀況，同時DDR3 SDRAM還加入PASR（Partial Array Self-Refresh）局部Bank刷新的功能，可以說針對整個記憶體Bank做更有效的資料讀寫以達到省電功效。

;與DDR2的不同之處
#邏輯Bank數量，DDR2 SDRAM中有4Bank和8Bank的設計，目的就是為了應對未來大容量[[晶片]]的需求。而DDR3將從2[[Gigabyte|GB]]容量起步，因此起始的邏輯Bank就是8個，另外還為未來的16個邏輯Bank做好準備。
#封裝（Packages），DDR3由於新增一些功能，所以在引腳方面會有所增加，8bit晶片採用78球FBGA封裝，16bit晶片採用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規格。並且DDR3必須是環保封裝，不能含有任何有害物質。
#突發長度（BL，Burst Length），由於DDR3的預取為8bit，所以突發傳輸週期（BL，Burst Length）也固定為8，而對於DDR2和早期的DDR架構的系統，BL=4也是常用的，DDR3為此增加一個4-bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸，屆時可透過A12位址線來控制這一突發模式。而且需要指出的是，任何突發中斷操作都將在DDR3記憶體中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。
#尋址時序（Timing），就像DDR2從DDR轉變而來後延遲週期數增加一樣，DDR3的CL週期也將比DDR2有所提升。DDR2的CL範圍一般在2至6之間，而DDR3則在6至11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的範圍是0至4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加一個時序參數──寫入延遲（CWD），這一參數將根據具體的工作頻率而定。
#新增功能──重置（Reset），重置是DDR3新增的一項重要功能，並為此專門準備一個引腳。[[DRAM]]業界很早以前就要求增加這一功能，如今終於在DDR3身上實現。這一引腳將使DDR3的初始化處理變得簡單。當重置命令有效時，DDR3記憶體將停止所有的操作，並切換至最少量活動的狀態，以節約電力。在重置期間，DDR3記憶體將關閉內在的大部分功能，所有數據接收與發送器都將關閉、所有內部的程式裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，而且不理睬數據匯流排上的任何動靜。這樣一來，將使DDR3達到最節省電力的目的。
#新增功能──ZQ校準，ZQ也是一個新增的腳，在這個引腳上接有一個240[[歐姆]]的低公差參考電阻。這個引腳透過一個命令集，經由片上校準引擎（ODCE，On-Die Calibration Engine）來自動校驗數據輸出驅動器導通電阻與終結電阻器（ODT，On-Die Termination）的終結電阻值。當系統發出這一指令之後，將用相對應的時鐘週期（在加電與初始化之後用512個時鐘週期，在退出自刷新操作後用256個時鐘週期、在其他情況下用64個時鐘週期）對導通電阻和ODT電阻進行重新校準。

== JEDEC 標準模組 ==
{|class="wikitable"
|style="background:#ffdead; font-weight:bold;"|標準名稱
|style="background:#ffdead; font-weight:bold;"|-{zh-hans:I/O总线时钟;zh-hant:I/O匯流排時脈;}-<br/><small>([[MHz]])</small>
|style="background:#ffdead; font-weight:bold;"|週期<br/><small>([[納秒|ns]])</small>
|style="background:#ffdead; font-weight:bold;"|-{zh-hans:内存时钟;zh-hant:記憶體時脈;}-<br/><small>(MHz)</small>
|style="background:#ffdead; font-weight:bold;"|數據速率<br/><small>(MT/s)</small>
|style="background:#ffdead; font-weight:bold;"|傳輸方式
|style="background:#99ff99; font-weight:bold;"|模組名稱
|style="background:#99ff99; font-weight:bold;"|極限傳輸率<br/><small>([[吉字节|GB]]/s)</small>
|style="background:#99ff99; font-weight:bold;"|位元寬<br/><small>([[位元]])</small>
|-
|| DDR3-800  || 400 || 10   || 100 ||  800  || rowspan="8" | 並列傳輸 || PC3-6400  || 6.4 || rowspan="8" | 64 
|-
|| DDR3-1066 || 533<math>\tfrac{1}{3}</math> || 7<math>\tfrac{1}{2}</math> || 133<math>\tfrac{1}{3}</math> || 1066<math>\tfrac{2}{3}</math> || PC3-8500  || 8<math>\tfrac{8}{15}</math>
|-
|| DDR3-1333 || 666<math>\tfrac{2}{3}</math>  || 6  || 166<math>\tfrac{2}{3}</math> || 1333<math>\tfrac{1}{3}</math> || PC3-10600 || 10<math>\tfrac{2}{3}</math>
|-
|| DDR3-1600 || 800  || 5  || 200  || 1600  || PC3-12800 || 12.8
|-
|| DDR3-1866 || 933<math>\tfrac{1}{3}</math> || 4<math>\tfrac{2}{7}</math> || 233<math>\tfrac{1}{3}</math> || 1866<math>\tfrac{2}{3}</math> || PC3-14900 ||  14<math>\tfrac{14}{15}</math>
|-
|| DDR3-2133 || 1066<math>\tfrac{2}{3}</math> || 3<math>\tfrac{3}{4}</math> || 266<math>\tfrac{2}{3}</math> || 2133<math>\tfrac{1}{3}</math> || PC3-17000 ||  17<math>\tfrac{1}{15}</math>
|-
|| DDR3-2400 || 1200 || || 300 || 2400 || PC3-19200 || 19.2
|-
|| DDR3-2666 || 1333<math>\tfrac{1}{3}</math> || || 333<math>\tfrac{1}{3}</math> || 2666<math>\tfrac{2}{3}</math> || PC3-21333 || 21<math>\tfrac{1}{3}</math>
|-
|}

DDR3 SDRAM在[[記憶體模組]]上，針對[[桌上型電腦]]開發出240pin DIMM模組、在[[筆記型電腦]]則是204pin SO-DIMM，更高的運作時脈還有DDR3-1800、DDR3-2000、DDR3-2133和DDR3-2400四種。

==SPD芯片==
所有基于JEDEC规范的DDR3内存模组都会配备SPD（serial presence detect）芯片，该芯片EEPROM存储于SMbus之上，其中包括内存模组将提供给系统的容量以及模组特征信息，包括电压，因此系统就能够借此固件信息兼容支持最新的DDR3L内存模组。
==DDR3L==
2010年7月26日，JEDEC發佈DDR3L標準。<ref>{{cite web|title=Specification Will Encourage Lower Power Consumption for Countless Consumer Electronics, Networking and Computer Products|url=http://www.jedec.org/news/pressreleases/jedec-publishes-widely-anticipated-ddr3l-low-voltage-memory-standard|accessdate=2013-08-26|archive-date=2014-06-02|archive-url=https://web.archive.org/web/20140602060132/http://www.jedec.org/news/pressreleases/jedec-publishes-widely-anticipated-ddr3l-low-voltage-memory-standard|dead-url=no}}</ref>

DDR3的電壓為1.5V，而DDR3L的電壓為1.35V，記憶體模組上會標記為PC3L。DDR3U的電壓為1.25V，標記為PC3U。低電壓RAM的用電量較少，但性能会弱于标压DDR3，主要用於[[手提電腦]]和[[Skylake微架構]]與更新的CPU。

DDR3L内存的SPD芯片里包含支持电压的数据，可根据主板内存插槽的支持自适应1.5V或者1.35V的工作电压。理论上2011年发布的[[Sandy Bridge]]与2010年发布的Calpella平台的1.5V内存插槽也能识别支持DDR3L内存条。但是，只有在2012年发布的[[Ivy Bridge]]或2013年发布的[[Haswell]]平台上，DDR3L内存条才能工作于1.35V电压。<ref>{{Cite web |url=http://www.dooland.com/magazine/article_365484.html |title=Haswell 碰上DDR3L新本内存升级有门道 |accessdate=2017-04-12 |archive-date=2017-04-13 |archive-url=https://web.archive.org/web/20170413070710/http://www.dooland.com/magazine/article_365484.html |dead-url=no }}</ref>

== 參見 ==
* [[SDR SDRAM]]
* [[DDR SDRAM]]
* [[DDR2 SDRAM]]
* [[DDR4 SDRAM]]
* [[RDRAM]]
* [[雙通道]]

==參考資料==
{{reflist}}
{{DRAM}}

[[de:DDR-SDRAM#DDR3-SDRAM]]
[[fi:DRAM#DDR3 SDRAM]]
[[Category:SDRAM]]
[[Category:2007年面世]]