查看“︁或非门”︁的源代码

{{noteTA
|T=zh-cn:或非门; zh-hk:或非門; zh-tw:反或閘;
|G1=Electronics
}}
{{逻辑门}}
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入'''<br>A &nbsp; B || '''输出'''<br> A NOR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 0
|}

[[File:NorAdder.svg|thumb|right|150px|或非门[[全加器]]]]

'''或非门'''（{{lang-en|'''NOR gate'''}}）是数字逻辑中实现[[逻辑或非]]的[[逻辑门]]，功能见右侧[[真值表]]。若输入均为低电平（0），则输出为高电平（1）；若输入中至少有一个为高电平（1），则输出为低电平（0）。或非是[[逻辑或]]加[[逻辑非]]得到的结果。或非是一种具有[[函数完备性]]的运算，因此其他任何逻辑函数都能用或非门实现。相比之下，[[逻辑或]]运算器是一种单调的运算器，其只能将低电平变为高电平，但不能将高电平变为低电平。

在绝大多数但不是所有的电路设计中，逻辑非的功能本身就包含在结构中，如[[CMOS]]和[[晶体管－晶体管逻辑|TTL]]等。在这样的逻辑系列中，要实现或门，唯一的方法是用2个或更多的逻辑门来实现，如一个或非门加一个反相器，但一个重要的例外是{{link-en|多米诺逻辑|domino logic}}，因为其结构中本身就没有反相逻辑。

==概述==
下列包括逻辑门的3种符号：形状特征型符号（ANSI/IEEE Std 91-1984）、IEC矩形国标符号（IEC 60617-12）和不再使用的[[DIN]]符号（DIN 40700）。其他的逻辑门符号见[[逻辑门#符號表|逻辑门符号表]]。
{| class="wikitable" 
|- 
! rowspan="2" class="wikitable"| 表达式
! colspan="3" class="wikitable"| 符号
! rowspan="2" class="wikitable"| 功能表
! rowspan="2" class="wikitable"| 继电器逻辑
|- class="wikitable"
|ANSI/IEEE Std 91-1984
|IEC 60617-12
|DIN 40700
|-
| <math>Y = \overline{A + B}</math><br/><br/><math>Y = \overline{A \vee B}</math><br/><br/><math>Y = A \overline{\vee} B</math>
|[[File:NOR ANSI.svg|125px|center]]
|[[File:NOR IEC.svg|125px|center]]<br/>[[File:IEC NOR.svg|125px|center]]
|[[File:NOR DIN.svg|125px|center]]
|align="center"|
{| class="wikitable"
|-
! width="10%" | A
! width="10%" | B
! width="40%" | <math>Y = A + B\,</math>
! width="40%" | <math>Y = \overline{A + B}</math>
|----- align="center"
| 0 || 0 || 0 || '''1'''
|----- align="center"
| 0 || 1 || 1 || '''0'''
|----- align="center"
| 1 || 0 || 1 || '''0'''
|----- align="center"
| 1 || 1 || 1 || '''0'''
|}
|[[File:Relay nor.svg]]
|}

==硬件描述和引脚分配==
或非门是基本的门电路，因此常用於[[晶体管－晶体管逻辑]]（TTL）和[[CMOS]][[集成电路]]。标准4000系列CMOS集成电路是4001，包含四个2输入或非门。引脚分配如下：
<table>
<td>
[[File:4001 Pinout.svg|left|thumb|4001四或非门[[双列直插式封装|DIP封装]]集成电路的引脚分配图]]
</td>
<td>
{{quote|
# 输入A1
# 输入B1
# 输出Q1
# 输出Q2
# 输入B2
# 输入A2
# V<sub>SS</sub>
# 输入A3
# 输入B3
# 输出Q3
# 输出Q4
# 输入B4
# 输入A4
# V<sub>DD</sub>}}
</td>
</table>

===可用型号===
大多数半导体制造商都生产这种元件，如[[飞兆半导体公司]]、[[飞利浦]]、[[德州仪器]]，封装方式分为直插[[双列直插式封装|DIP封装]]和{{link-en|小输出线集成电路封装|small-outline integrated circuit|SOIC封装}}两种。元件的[[数据表]]可在大多数元件数据库查询到。

常用的CMOS和TTL{{link-en|逻辑系列|logic family}}中，也有8输入或非门：
* [[CMOS]]
** 4001：四2输入或非门
** 4025：三3输入或非门
** 4002：双4输入或非门
** 4078：单8输入或非门
* [[晶体管－晶体管逻辑|TTL]]
** 7402：四2输入或非门
** 7427：三3输入或非门
** 7425：双4输入或非门（有闸门，已不再使用）
** 74260：双5输入或非门
** 744078：单8输入或非门

或非门在老式的[[RTL]]和[[ECL]]系列中很高效，使用非常普遍。

==实现==
{|
|-
| [[File:NMOS NOR.png|frame]]
| [[File:NOR gate layout.png|thumb|200px|CMOS或非门的[[集成电路版图]]]]
|}

上图展示了使用NMOS线路的2输入或非门的构造。如果输入都是高电平，对应的NMOS就会接通，输出会被拉到低电平；反之输出会通过[[上拉电阻]]被拉到高电平。下图展示了使用[[CMOS]]技术的2输入或非门。输出端的[[二极管]]和[[电阻]]用来保护CMOS元件，以防其受到[[静电放电]]（ESD）的损害，从而在电路的逻辑功能中发挥不了作用。
[[File:Cmosunbuff.png|thumb|center|upright=2|无缓冲CMOS 2输入或非门]]

===备选方案===
[[File:NOR from NAND.svg|frame|与非门构建的或非门]]
[[File:NAND from NOR.svg|frame|或非门构建的与非门]]

如果没有专门的或非门，可以用与非门实现或非门，方法是将两个输入接在一起的与非门作为另外一个与非门的两个输入，然後在後者的输出接一个输入接在一起的与非门，即可实现或非门。任何逻辑门都可以用[[与非逻辑|与非门的组合]]或[[或非逻辑|或非门的组合]]实现。

== 或非逻辑 ==
{{main|或非逻辑}}
[[与非门]]实现的或非门逻辑函数如下：
:<math> x \overline{\lor} y = \left[ \left( x \overline{\land} x \right) \overline{\land} \left( y \overline{\land} y \right) \right] \overline{\land} \left[ \left( x \overline{\land} x \right) \overline{\land} \left( y \overline{\land} y \right) \right]</math>

或非门具有[[函数完备性]]，和与非门一样可以仅用其实现其他所有的逻辑功能。

{|
|-
| NOT（[[逻辑非|非]]）
|align="center"|<math>\overline{x}</math>
|<math>\equiv</math>
|<math>x \overline{\lor} x</math>
|-
| &nbsp;
| &nbsp;
| &nbsp;
| &nbsp;
|-
| AND（[[逻辑与|与]]）
|align="center"|<math>x \land y</math>
|<math>\equiv</math>
|<math>\left( x \overline{\lor} x \right) \overline{\lor} \left( y \overline{\lor} y \right)</math>
|-
| NAND（[[逻辑与非|与非]]）
|align="center"|<math>x \overline{\land} y</math>
|<math>\equiv</math>
|<math>\left[ \left( x \overline{\lor} x \right) \overline{\lor} \left( y \overline{\lor} y \right) \right] \overline{\lor} \left[ \left( x \overline{\lor} x \right) \overline{\lor} \left( y \overline{\lor} y \right) \right]</math>
|-
| OR（[[逻辑或|或]]）
|align="center"|<math>x \lor y</math>
|<math>\equiv</math>
|<math>\left( x \overline{\lor} y \right) \overline{\lor} \left( x \overline{\lor} y \right)</math>
|-
| NOR（[[逻辑或非|或非]]）
|align="center"|<math>x \overline{\lor} y</math>
|<math>\equiv</math>
|<math>x \overline{\lor} y</math>
|-
| XOR（[[逻辑异或|异或]]）
|align="center"|<math>x \underline{\lor} y</math>
|<math>\equiv</math>
|<math>\left( x \overline{\lor} y \right) \overline{\lor} \left[ \left( x \overline{\lor} x \right) \overline{\lor} \left( y \overline{\lor} y \right) \right]</math>
|-
| XNOR（[[同或]]）
|align="center"|<math>x \overline{\underline{\lor}} y</math>
|<math>\equiv</math>
|<math>\left[ \left( x \overline{\lor} y \right) \overline{\lor} x \right] \overline{\lor} \left[ \left( x \overline{\lor} y \right) \overline{\lor} y \right]</math>
|-
| &nbsp;
| &nbsp;
| &nbsp;
| &nbsp;
|-
| [[实质条件|蕴涵]]
|align="center"|<math>x \rightarrow y</math>
|<math>\equiv</math>
|<math>\left[ \left( x \overline{\lor} x \right) \overline{\lor} y \right] \overline{\lor} \left[ \left( x \overline{\lor} x \right) \overline{\lor} y \right]</math>
|-
| &nbsp;
|align="center"|<math>x \leftarrow y</math>
|<math>\equiv</math>
|<math>\left[ x \overline{\lor} \left( y \overline{\lor} y \right) \right] \overline{\lor} \left[ x \overline{\lor} \left( y \overline{\lor} y \right) \right]</math>
|-
| [[逻辑等价|等价]]
|align="center"|<math>x \leftrightarrow y</math>
|<math>\equiv</math>
|<math>\left[ \left( x \overline{\lor} y \right) \overline{\lor} x \right] \overline{\lor} \left[ \left( x \overline{\lor} y \right) \overline{\lor} y \right]</math>
|-
| &nbsp;
| &nbsp;
| &nbsp;
| &nbsp;
|-
| [[重言式]]
|align="center"|<math>\mathsf{T}</math>
|<math>\equiv</math>
|<math>\left[ \left( x \overline{\lor} x \right) \overline{\lor} x \right] \overline{\lor} \left[ \left( x \overline{\lor} x \right) \overline{\lor} x \right]</math>
|-
| [[矛盾式]]
|align="center"|<math>\perp</math>
|<math>\equiv</math>
|<math>\left( x \overline{\lor} x \right) \overline{\lor} x</math>
|-
|}

==参见==
{{commonscat|NOR gates}}
{{数字电路}}
{{逻辑联结词}}

{{DEFAULTSORT:Nor Gate}}
[[Category:逻辑门]]

[[eu:EZ-EDO ate logikoa]]
[[ro:NOR logic]]