查看“︁或门”︁的源代码

{{noteTA
|T=zh-cn:或门; zh-hk:或門; zh-tw:或閘;
|G1=Electronics
}}
{{逻辑门}}
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入'''<br />A &nbsp; B || '''输出'''<br /> A OR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 1
|}

'''或门'''（{{lang-en|'''OR gate'''}}）是数字逻辑中实现[[逻辑或]]的[[逻辑门]]，功能见右侧[[真值表]]。只要两个输入中至少有一个为高电平（1），则输出为高电平（1）；若两个输入均为低电平（0），输出才为低电平（0）。换句话说，或门的功能是得到两个二进制数的最大值，而[[与门]]的功能是得到两个二进制数的最小值。

== 概述 ==
下列包括逻辑门的3种符号：形状特征型符号（ANSI/IEEE Std 91-1984）、IEC矩形国标符号（IEC 60617-12）和不再使用的[[DIN]]符号（DIN 40700）。其他的逻辑门符号见[[逻辑门#符號表|逻辑门符号表]]。
{| class="wikitable" 
|- 
! rowspan="2" class="wikitable"| 表达式
! colspan="3" class="wikitable"| 符号
! rowspan="2" class="wikitable"| 功能表
! rowspan="2" class="wikitable"| 继电器逻辑
|- class="wikitable"
|ANSI/IEEE Std 91-1984
|IEC 60617-12
|DIN 40700
|-
| <math>Y = A + B\,</math><br /><br /><math>Y = A \vee B</math>
|[[File:OR ANSI.svg|125px|center]]
|[[File:IEC OR.svg|125px|center]]
|[[File:OR DIN.svg|125px|center]]
|align="center"|
{| class="wikitable" cellpadding="5"
! width="33%" style="background-color:#f0f0f0;"|A
! width="33%" style="background-color:#f0f0f0;"|B
! width="34%" style="background-color:#f0f0f0;"|'''Y&nbsp;=&nbsp;A&nbsp;+&nbsp;B'''
|----- align="center"
||0 ||0 ||'''0'''
|----- align="center"
||0 ||1 ||'''1'''
|----- align="center"
||1 ||0 ||'''1'''
|----- align="center"
||1 ||1 ||'''1'''
|}
|[[File:Relay or.svg]]
|}

== 2个输入以上的或门 ==
输入个数最少的或门是2输入或门（OR<sub>2</sub>），但除此之外还有多个输入的与非门。确定或门需要的输入个数後，多输入或门就可用若干个2输入或门实现。下列图示展示了几种不同的设计方法，注意在设计时要注意信号的[[传播延迟]]问题以及需要的逻辑门数目，以选择最适宜的设计方案。

如果我们需要的输入个数小於多输入或门的输入个数，就要将不需要的输入接低电平（0，接地）。

<gallery>
File:OR4Va.png|OR<sub>4</sub>，由OR<sub>2</sub>实现，较为经济的方案
File:OR4Vb.png|OR<sub>4</sub>，由OR<sub>2</sub>实现，不适宜的方案
File:OR3-2-Gatter.png|OR<sub>3</sub>减少输入实现的OR<sub>2</sub>
File:OR3-Gatter.png|OR<sub>3</sub>
</gallery>

== 硬件描述和引脚分配 ==
[[File:CMOS 4071 diagram.svg|thumb|240px|right|原理图展示了标准4071 CMOS集成电路中或门的排列]]
或门是基本的逻辑门，因此常用於[[晶体管－晶体管逻辑|TTL]]和CMOS[[集成电路]][[逻辑系列]]。标准4000系列[[CMOS]]集成电路是4071，包含四个独立的2输入或门，而传统的TTL版本是7432。原始的7432或门有很多衍生版本的元件，这些元件都有相同的引脚分配，但内部结构是不同的，这使这些元件能在不同的电压范围以及更快的速度下进行运算。除标准2输入或门外，还有3输入和4输入或门。在CMOS系列中，型号有：
* 4075：三3输入或门
* 4072：双4输入或门
* 4071：四2输入或门

TTL变体包括：
* 74LS32：四2输入或门（小功率[[肖特基势垒|肖特基]]版本)
* 74HC32：四2输入或门 （高速CMOS版本） ，电流消耗低/电压范围大
* 74LVC32：上述芯片的低电压CMOS版本

== 硬件描述语言 ==
module(a,b,c);
input a,b;
output c;
c = a or b;
end module;

== 实现 ==
{|
|-
| [[File:NMOS OR gate.png|thumb]] || [[File:PMOS OR gate.png|thumb|120px]] || [[File:Cmos or.svg|thumb|CMOS或门]] || [[File:OR-Gatter.png|thumb|开关实现的或门]]
|}

=== 备选方案 ===
[[File:OR Using NAND.svg|thumb|right|250px|仅用与非门构建的或门]]

如果没有专门的或门，可以用与非门实现或门，方法是将两个输入接在一起的与非门作为另外一个与非门的两个输入，即可实现或门。任何逻辑门都可以用[[与非逻辑|与非门的组合]]实现。

== 线或 ==
在[[集电极开路|集电极开路门]]的逻辑输出为[[逻辑电平|低电平有效]]时，或功能可以通过将数个输出接在一起来实现，这种布置称为“线或”，这时OC门的输出就如很多电路中的控制信号。或功能的实现尤其常用於仅为N或P型的晶体管集成电路的加工。

== 参见 ==
{{commonscat|OR gates}}
{{数字电路}}
{{逻辑联结词}}

{{DEFAULTSORT:Or Gate}}
[[Category:逻辑门]]